Добродошли на ЕДАБоард.цом! Међународни форум за електронску дискусију: ЕДА софтвер, склопови, шеме, књиге, теорија, радови, асиц, плд, 8051, ДСП, мрежа, РФ, аналогни дизајн, ПЦБ, сервисни приручници

Register Log in

Водећа нула антиципатор

G

Galos

Guest
Здраво, Може ли ико да ми помогне са Верилог кода нуле антиципатор. Његова радна изгледа мало компликовано! Било врста помоћи ће бити цењена ... Хвала :)
 
J

j_andr

Guest
[Куоте = Галос; 1147266] Здраво, Може ли ико да ми помогне са Верилог кода нуле антиципатор. Његова радна изгледа мало компликовано! [/ Куоте] гоогле? Нисам сигуран да ли испод је оно што вам је потребно, али то је незгодно ... и веома брзо, у целини - '1 'на позицији' ја 'у улазном вектору поставља '1' на позицији 'ја' у излазном вектору и ресетује све излазне бита испод 'ја'; [синтакса = Верилог] модул леадинг_зеро (улаз [БИТ_В-1: 0] д_ин, излаз рег [БИТ_В-1: 0] д_оут, излаз рег [НР_В-1: 0] нр_оф_зеро, излаз рег [НР_В-1: 0] оне_поситион); лоцалпарам БИТ_В = 16, НР_В = лог2 (БИТ_В) рег [БИТ_В-1: 0] цлр, генвар; и генерисати фор (и = 0; и
 
Toggle Sidebar

Welcome to EDABoard.com

Sponsor

Top