Да ли је исправна за циљ да у оквиру модула "увек" или "ако" у Верилог?

[raja.mst]

Да ли је исправна за циљ да у оквиру модула "увек" или "ако"

 

[sree205]

То није могуће

 

[khaila]

Немојте. То је немогуће.

 

[www.testbench.in]

Модул пример, врши се у време компилације, где је као и увек, а ако буде погубљен у симулацији време. [УРЛ] ввв.тестбенцх.ин [/ УРЛ]