Да ли је то грешка дизајна компајлера?

[jinruan]

постоји такав код у мој дизајн, али када сам синтетише код, мислим да резултат није у реду. Шта је проблем? Да ли је то проблем моје кода или је то буг ДЦ? мета библиотека слов/ЦСМ25. Код: увек @ (поседге цлк или негедге рст_н) ако (! рст_н) доут

 

[leeenghan]

Здраво Јинруан, Будите стрпљење и траг кроз логику. Оба су иста. Размислите резултат Синопсис и размотрити случај где динара == 0 и ДИН == 1, па ћете видети како паметно Синоспси је! Узгред, алатка користи скенирање ФФ за имплементацију логике. То не може бити добра идеја ако желите да убаците скенирање касније, или негде тајминг из РС путање може дати изненадити (нпр. веома дуго време подешавања). Поздрав, инг Хан

 

[jinruan]

али када "ДИН" до ћелија спорије него "ср", или када дин је "к" стање понекад, динамичку симулацију указују на то да доут ће увек бити у "Кс" државе.

 

[leeenghan]

Здраво Јинруан,>> али када "ДИН" до ћелија спорије него "ср" Ако је то случај дизајн ради сувише споро за радни такт. Постоји разлог зашто једносмерне струје стварају логику да је ово Највероватније кола. је мањи / бржи у поређењу са једном сте очекивали>> када дин је "Кс" држава понекад Ако имате овај проблем, потребно је да се побољша модел за ФФ.. Ако "ср" је "Кс", али и друга 2 улази у МУКС су и "0" или "1", онда излаз треба да буде вредност улазне Могуће је ово модел понашања користећи капије (иако ја не могу да се сетим ван руци).. С поштовањем, Енг Хан

 

[joe2moon]

>> Али када "ДИН" до ћелија спорије него "ср? Није битно" ДИН "или" ср "сигнала до прве, све док обојица су стабилне пре него што КЗК (сат) расте ивица Па. Ако Ваш синтеза срео време, онда не би требало да види "Кс" (непознато) се појављују на доут (излаз). ------------------------- -------------------------------------------------- ------------>> постоји таква код у мој дизајн, али када сам синтетише код, мислим да резултат није у реду Узгред, то можда боље да логику еквиваленције проверу. од алата пре него што урадите ручно (Пример: Заштитни-ЛЕЦ или Формалност могу да ураде добро ово.) И немој СТА (Статични временска анализа) да се уверите капију нивоу листа веза и одговарајуће СДФ-а (стандардно кашњење формат) задовољава. време. На крају, ако још увек капију нивоу симулација проблеми постоје у дизајну, а затим упоредите резултат симулација (можда тај сигнал) између "очекује", резултат и "погрешан" једне до сазна разлог. ----- -------------------------------------------------- --------------------------------- Надам се изнад се информације помогне више или мање.

 

[ManojG]

Здраво инг Хану, Молим те опрости ми незнања. Имам једну сумњу у погледу изјава СДФФРКС1 (СИ (ср), СЕ (ДИН), Д (1'б0), ЦК (КЗК), РН (рст_н), К (доут)......); == СДФФРКС1 (РС (ДИН), СЕ (ср), Д (1'б0), ЦК (КЗК), РН (рст_н), К (доут)......), као по РТЛ-кад год ср == 1'б1 доут

 

[AH Ling]

Увек @ (поседге цлк или негедге рст_н) ако (рст_н!) доут

 

[jinruan]

Имам синтетише код са три кодирање стил, и открили да је резултат исти.

 

[tony_taoyh]

Мислим, можете да покушате да користите: / / Синопсис асинц_сет_ресет "рст_н" / / Синопсис синц_сет_ресет "ен" Увек @ (поседге цлк или негедге рст_н) ако (! Рст_н) доут

 

[heartfree]

Да ли можете да налепите модела понашања СДФФРКС1 у вашој библиотеци? Имам исту слагалицу са МанојГ