Извор Латенци од спољних извора такта и ПЛЛ

[praneshcn]

Здраво, када имамо спољни сат извор и ПЛЛ-у чип на нивоу дизајна из које тачке на које указују ће извор латенције бити разматране. Као што је чип на нивоу дизајна сматрају пад сат између спољног такта извор и ПЛЛ.

 

[vikramc98406]

На моје разумевање, ако је сат од, Спољни сат пин (Рецимо ИО пина) ----> ----> ПЛЛ-сат генерације тачкасти извор је латенција од ПЛЛ-излаз до тачке сата генерације за друге случајеве као што је испод спољне сат пин -----> Сат генерација тачкасти извор је латенција од ИО пин сат Постизање тачке / Генерација тачка може неко ставио своје коментаре на ово.

 

[iwpia50s]

Ово звучи више као да имате два сата извора и они су или по избору, или возе различитих сатова на чипу. Ако су два различита часовника онда морате да одредите и латенцијама извор као што је наведено од стране викрамц98406. Ако сатови су бирати, онда морате да направите два СДЦ-датотеке и изаберите једну сат или других и подесите кашњења извор као што је наведено од стране викрамц98406.

 

[chethancta]

извор латентност = извор (осцилатор) да ц дефинатион ПИН (чип ц ПИН) латенција мреже = цлкпин (лука ДЕФ) на флопу ц пина