Како да генерише 20% радног циклуса такта у Верилог?

G

gharuda

Guest
како генерисати 20% радног циклуса такта у Верилог
 
АА Писање кода који петље 5 пута за прву петљу генерише излаз = 1 у првој петљи итерације и излаз = 0 за следеће 4 петље и задржати итератинг. Поздрав, Амр Али.
 
ако је за тестирање клупи у могу да ураде овако увек почињу ц
 
Мислим да можете да пронађете документу под називом [б] Сат Разделници Маде Еаси [/ б] у овом форуму себи .............. У раду се разматра детаљно Абт дужност циклус стварања (20%, 30%, 50%) итд ......... срећно .......................
 

Welcome to EDABoard.com

Sponsor

Back
Top