Добродошли на ЕДАБоард.цом! Међународни форум за електронску дискусију: ЕДА софтвер, склопови, шеме, књиге, теорија, радови, асиц, плд, 8051, ДСП, мрежа, РФ, аналогни дизајн, ПЦБ, сервисни приручници

Register Log in

Како да користите $ $ подешавање, чекање и $ задатке система ширина у Верилог?

A

aswin123

Guest
Како да користите $ $ подешавање, задржавање и $ ширина система задаци у Верилог. у коме блок можемо користити ове изјаве (и увек значи блокирати или наведете блок) може ли ми неко екпалин са пример
 
C

chiguoquan

Guest
користити их овако (навести блок се налази између модула и ендмодуле) одредити спецпарам тИФЦЛК = 20.83, тСРД = 12.7, тРДХ = 3,7, тСВР = 12.1, тВРХ = 3,6, тСФД = 3,2, тФДХ = 4,5, тСФА = 25, тФАХ = 10; $ сетуп (слрд, поседге цлк, тСРД); $ држите (слрд, поседге цлк, тРДХ); $ сетуп (слвр, поседге цлк, тСВР); $ држите (слвр, поседге цлк, тВРХ); $ сетуп (подаци , поседге цлк, тСФД); $ држите (подаци, поседге цлк, тФДХ); $ сетуп (фифо_аддр, поседге цлк, тСФА); $ сетуп (фифо_аддр, поседге цлк, тФАХ); ендспецифи
 
C

calm

Guest
било Верилог књиге могу решити ваш проблем
 
Toggle Sidebar

Welcome to EDABoard.com

Sponsor

Top