Како да урадите акцију сваком ктх пулс сат?

S

srinpraveen

Guest
Здраво момци имам врло основне сумње. Желим да знам како да то урадите у Верилог. Желим да одређену радњу сваког ктх сат пулс. Како могу да садрже ово Верилог? Неки кажу да сам ЗЈН потребно је да користите контра, али рецимо да ми је потребно да урадите одређену радњу за сваки 4. узлазну ивицу такта пулс, онда рецимо да уведу контра. Бројач броји упто 4. А онда одвија радња. Али, ова акција одвија у 4. узлазну ивицу ЦЛК импулса сами. Желим да се акција понавља на 8. узлазну ивицу, 12. ивице, 16. ивице итд .. ја не могу да користе к број шалтера за ово право? Покушао сам помоћу оператора Мод као да (контра% 4 == 1'б0 )....... на начин који се користе у Ц, Ц + +. Али, како ствари, Мод оператер не може бацити грешке симулације, али с друге стране, не добија синтетизовани у дизајну визију. Другим речима Мод оператер није синтхесисабле у сваком случају. Да ли Евербоди схватити моје питање и ако неко зна о томе, могу да обезбеде једноставно решење за ово?
 
Ресетуј бројач на сваком ктх сат пулс.
 
ресетинг бројач је добра идеја ... Али проблем је хапшење ктх узлазну ивицу .... Како да пишемо услов за то? сам приморан сам да користим оператора Мод који није синтеза-пријатељски ... на пример, да заузме ктх тачке Еге, ја сам присиљен да користи синтаксу као да (контра% к == 0 ).... Да ли постоји решење за ово? Да ли сам правилно разумевање свој одговор? Ако нисам, онда љубазно плс елаборат ваше објашњење, тако да ће то бити да ми помогне разумети ово мало боље .. Претпостављам Ур рекавши СТХ као и увек @ (поседге КЗК) почели контра
 
[Куоте = сринправеен; 865286] како да пишемо услов за то? сам приморан сам да користим оператора Мод који није синтеза-пријатељски ... на пример, да заузме ктх тачке Еге, ја сам присиљен да користи синтаксу као да (контра% к == 0 ).... [/ Куоте] То можете да урадите исту ствар са контра поништи и компаратор.
 
[Куоте = лостинклатион; 865298] То можете да урадите исту ствар са контра поништи и компаратор [/ куоте] Шта ти одговара овај комад кода који сам написао горе десно. (Приказује се поново испод за персуал) увек @ (поседге КЗК) почели контра
 
да је сваки 5. циклус напр. броји 0,1,2,3,4,0,1,2,3,4,0,1,2,3,4 ... морате или да се вратите на 1 или на 3 ресетује.
 
@ Разменити иа сам га добио другара ... али ресетинг до 3 неће решити проблем .. ресетовање до 1 је исправан ... А иа, уместо Ако променим ако услов да ако је (контра == 1'д3), онда то ће бити сваки 4. сат ивици ... Да сам добио ПТ другара ... @ @ Лостинклатион и разменити ---> ТКС за помоћ
 
(Ресет _ат_ 3, не ресетује _то_3) заиста могу поредити на било коју вредност која може да достигне контра. То је само места производње у различитим косет. нпр, сатови 0,4,8,12 вс 1,5,9,13 вс 2,6,10,14 вс 3,7,11,14. То може бити важно ако користите овај метод у неколико модула.
 
То је оно што ваш код треба да изгледа овако: [цоде] модул сат (буфцлк), улаз буфцлк, рег [2:0] цлкрег = 3'б000, рег дивцлк = 1'б0, увек @ (поседге буфцлк) почети цлкрег = цлкрег + 1, ако (цлкрег == 4) почети цлкрег = 0; дивцлк = ~ дивцлк; енд ендмодуле [/ цоде]
 
@ Сви ТКС момци .. који је опозван моје сумње ... и утичница, ТКС за објашњавање са моделом број ... добио сам бод прилично јасно сада ..
 
Јацк је код генерише подељена сат, и дели са фактором од 8. Даље, он користи генерално лошу праксу коришћења блокирања задатак у Верилог у синхроним процесима. оригинални код у пост 5 био ближи ономе што треба да се користи, посебно за ФПГА.
 
[Цоде] рег [3: 0] ЦНТ; параметар [3: 0] Н_ЦИЦ = 4, увек @ (поседге ЦЛК или негедге рст_н) бегин иф (~ рст_н) ЦНТ
 
[Куоте = разменити; 865922] Осим тога, он користи генерално лошу праксу коришћења блокирања задатак у Верилог у синхроним процесима. [/ Куоте] Тачно у целини, али не нужно и истина ако користите блокирање изјави за сат поделу сврхе. Ако сте радознали да сазнате како било зашто, погледајте Мој си # 29 у Верилог и СистемВерилог Готцхас. Овде је кратак цитат из књиге: [куоте] Мој си 29: Секвенцијални логика која захтева блокирајући задатке Мој си: Ја сам након препорука за коришћење нонблоцкинг задатке у секвенцијалном логике, али и даље имам трци услове у симулацији. Синопсис: Када моделовање сат разделници, РТЛ синтеза смернице за дизајн не увек примењују. [/ Куоте]
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top