Ксилинк ИСЕ 9.1и ВебПацк СП 3, усмјерника сат упозорење

[cyboman]

Ја сам почетник у свету дигиталне дизајн и не знају алата који добро. Ја сам користећи НЕКСИС 2 ФПГА и Ксилинк ИСЕ 9.1и ВебПацк СП 3 за синтезу и имплементацију. Имам кодиран једноставног полумента контра, али после имплементације сам добио следеће упозорење: [куоте] направљених Нетген лог фајл 'тиме_сим.нлф'. Извршавање Ц: \\ ВИНДОВС Ксилинк91и \\ бин \\ НТ \\ битген.еке-интстиле ИСЕ-ф "јохнсон_цоунтер_топ.ут" "јохнсон_цоунтер_топ.нцд" "јохнсон_цоунтер_топ" "јохнсон_цоунтер_топ.пцф" ПхисДесигнРулес: 372 - усмјерника сат. Сат нето цлк_оут потиче од комбинаторних пински. Ово није добар дизајн праксе. Користите ЦЕ пин за контролу учитавање података у флип-флоп. Имплементација вер1-> рев1: 0 грешке (а), 1 упозорење (а) Имплементација је завршен упозорење (а). [/ Куоте] дизајн изгледа да ради, али ја и даље бих да знам шта значи упозорење. може неко објаснити шта то значи и како могу да поправити ово упозорење. било помоћи и увиди су цењена.

 

[vipinlal]

Да ли можете да порука шифру? - Випин [урл] хттп://вхдлгуру.блогспот.цом/ [/ урл]

 

[cyboman]

овде је [цоде] модул јохнсон_цоунтер_топ (улаз жице [3:3] БТН, улаз жице МЦЛК, улаз жице [4:0] СВ, излаз жице [7:0] ЛД), жице цлк_оут;. цлкдив # (ЦОУНТЕР_ВИДТХ ( 24), ИНДЕКС_ВИДТХ (5)) у 0 (ресет (БТН [3:3]), ц (МЦЛК), индекс (СВ), цлк_оут (цлк_оут))..... јохнсон_цоунтер # (Н (8)). У1 (цлоцк (цлк_оут), РЕСЕТ (БТН [3:3]), К (ЛД)...); ендмодуле модул цлкдив # (параметар ЦОУНТЕР_ВИДТХ = 24, параметар ИНДЕКС_ВИДТХ = 5) (излаз жице цлк_оут, улаз жице КЗК, улаз жице ресетује, улаз жице [ИНДЕКС_ВИДТХ-1: 0] индекс); Рег [ЦОУНТЕР_ВИДТХ-1: 0] Цоунтер; / / бинарни бројач увек @ (поседге цлк или поседге ресет) започети иф (ресетовање == 1) почети бројач

 

[dilinx]

Здраво цибоман, порука упозорења се говори о проблему и решење. У ФПГА, како би се избегли проблеме тајминг сат рутирање дат је посебна брига ... Иоу Цант пустите сат да иде у подацима путу. Ово ће дати упозорење .... Донт капије сат, ако је то неопходно, користити средства ФПГА сат (БУФГЦТРЛ, БУФГЦЕ итд)

 

[vipinlal]

Недавно сам видео овде овај тип кода: [урл] хттп://ввв.сунбурст-десигн.цом/паперс/ЦуммингсСНУГ2003Бостон_Ресетс.пдф [/ урл] Само идите преко пдф.Тхеи су објаснили како ваш код ће се синтетизовани у складу са овим условима и како да се избегне такав дизајн. - Випин [урл] хттп://вхдлгуру.блогспот.цом/ [/ урл]

 

[dilinx]

Здраво цибоман, посматрајући Ур дизајн јасно је да је "цлкдив" модул Ур дизајн ће бити реализован користећи Лутс и ФФС .... која значи "цлк_оут" иде у путу података .... Да бисте избегли ово користе ДКП или ПЛЛ за "цлкдив" модула .....

 

[cyboman]

[Куоте = дилинк] Здраво цибоман, посматрајући Ур дизајн јасно је да је "цлкдив" модул Ур дизајн ће бити реализован користећи Лутс и ФФС која значи "цлк_оут" иде у путу података .... .... Да бисте избегли ову ДКП употребе или ПЛЛ за "цлкдив" модула .....[/ куоте] дилинк Заиста ценим помоћ, али постоји мали проблем. Ја сам стварно почетник у свету дигиталне дизајн и ФПГА уопште. Ја сам тако нови у томе да чак и када сам прочитао упутства ја их не разумем. Ја бих захвалан ако бисте могли помоћи у спровођењу свој предлог. Како могу да користим ДКП или ПЛЛ за цлкдив модул? такође би помогло да знам шта је ДКП? (Мислим да знам шта је ПЛЛ, фаза закључан петља). било каква помоћ је добродошла пс. Знам да би то било прикладно да поставља питања као што је моја на форумима као што је ова, али сам, како кажу, нооб. Заиста бих да сазнам, нажалост, али сам нико у близини да ме научи, или тражите помоћ.

 

[dilinx]

ПЛЛ или ДКП, у могу да их цостомизе у цореген и инстантиате га у врху модул (уместо "цлкдив" модула )..... За више детаља о ДКП и ПЛЛ-пролазе кроз Ксилинк ФПГА упутство за употребу ..... ако у имати било каквих сумњи да ми јавите .....