Питање око листа веза симулација?

[atuo]

Здраво, Након што сам све синтезу мој дизајн користи ДЦ и тајминг је срео, ја се листа веза. Ја користим формалност и проверите листа веза је једнака РТЛ.Бут када сам симулира листа веза преко НЦВеилог, мислим да је време није испуњен, а ако ја два пута мој сат време, симулација резултат је у праву. Не знам зашто ДЦ ми каже време је испуњен, али листа веза симулација није у реду пре него што сам два пута сам сат периода. Ја треба да верујем ДЦ време извештај или последица листа веза симулација? поздрав, атуо

 

[gerade]

Да ли сте дизајна проћи СТА, обично на синтезу кораку, само време подешавања је испуњен, дизајн може имати доста држите кршења времена. које могу бити разлог. поздрав

 

[atuo]

Поштовани Гераде, али мислим да имају времена кршење не однос са сатом периоду и да ли постоје неке држите време кршења листа веза симулација је увек грешка. поздрав атуо

 

[kslim]

Статички тајминг, ЈА донт мислити је гуерантее на динамичке функционалности. Да ли би?

 

[atuo]

Али, после П & Р, само зависи од статичког време и ФМ би ваш АСИЦ динамичан функционалност и тајминг. поздрав, атуо

 

[AlexWan]

[Куоте = атуо] Али после П & Р, само зависи од статичког време и ФМ би ваш АСИЦ динамичан функционалност и тајминг. [/ Куоте] пре симулација или пост-симулација не динамичне време проверу симулација коментарима после СДФ датотеку. СТА је само за статичку анализу пут тајминг. ФМ је само за функционалну верификацију. Срећно.

 

[ic_design]

ДЦ само дати једноставан извештај тајминг. Боље да прође СТА.

 

[atuo]

Здраво свима, ја само желим да знам да могу да игноришу динамичку симулацију ако прође формалност и СТА? поздрав, лсонг

 

[horzonbluz]

Не, не можете да га игноришу.

 

[masai_mara]

Мислим да питање није правилно решити. Али ја такође знам зашто донот своје тако, и да ће бити заинтересовани да знају зашто. Његов проблем је у време повреде па вас молимо да можемо овде искључити формалне методе верификације. Али шта је са СТА зар не би требало да дају повреде ако их има?

 

[atuo]

Здраво хорзонблуз, Зашто не могу игнорисати динамичке симулације? Хвала на помоћи. поздрав, атуо

 

[spauls]

Формална и СТА не може да замени симулацију капије (пре и пост-симулација симулација). 1). Формални алата само проверити функцију дизајна. То упоредите дизајн између различитих нивоа, и не маре тајминг. 2). СТА алата ће проверити тајминг пут који ми не подесите "фласе_патх" на. Сада у СПЦ дизајну, постоји много сат домена. СТА нормално не може да провери пут кроз различите сат домена. Дакле, ми треба да урадимо динамичку симулацију, врата симулација.

 

[rlogin]

ми користимо СТА + ФМ, са око милион капије на нивоу дизајна, и да не ДТА, и нема проблема дошло јер сада. да користи ста + ФМ, кључ је дизајн правило. неки дизајн крсења правила може довести до неуспеха Ста, мислим да не може дати поуздан резултат. Такође, требало би да проверите ваше ДЦ скрипте, као што је пут ограничења, угао итд узгред буди речено, да ли ваше уради резервне коментарисати симулација са СДФ створио ДЦ. понекад, апсолутни кашњење у Верилог библиотека је много песимистичан.