C
chasef4
Guest
Здраво, ја сам прилично нова на Верилог и надао би неко могао да ми помогне. Имам 2 проблема, ја сам претпостављам оба се односе на сиромашне логике. 1) У доњем примеру примам упозорења да "Упозорење (10235): Верилог ХДЛ Увек Изградити упозорење на ккк.в (15): променљива" Д2 "се чита унутар Увек Конструисати, али није у увек догађаја за контролу Изградити је ". Такође сам се ове грешке за Д1 и спреман, али не и Д3 који изгледа чудно. 2) Када радим симулација, ја сам га подесите тако да улаз 8-битни бинарни број сваком 10нс. Проблем је у томе Д3 и Д2 имају исту вредност као и к_ин, и из [0] & Оут [1] има вредност чак и у периоду од 0-10нс, а затим промените са 10-20нс. Ја би се очекивати ове вредности да се КСКСКСКСКСКСКСКС на први поглед, јер они не би требало да добија још вредности. модул пример (к_ин, излаз) улаз [7:0] к_ин, излазни [11:0] из [0:1]; Рег потписан [11:0] из [0:1]; Рег [7:0] Д1, Д2, Д3; Рег спремни = 1'б1, увек @ (к_ин) почети Д3 = Д2; Д2 = Д1; Д1 = к_ин иф (спреман) спреман = 0; друго спреман = 1, з [0]