[Сат] 26.6Мхз од 80Мхз.

[pjyc]

Хи тхере. Имам 80Мхз сат на мој систем. и ми треба да се 26.666Мхз од 80Мхз. (80Мхз / 3 = 26.666Мхз) Испод кода је део 26.6Мхз сат генератер. Имамо добар резултат од симулатора. али стварни систем није био добар. Да ли постоји неко ко може да предложи анитинг да уради поводом тога? хвала. [Цоде] либрари ИЕЕЕ; користе ИЕЕЕ.СТД_ЛОГИЦ_1164.АЛЛ; усе ИЕЕЕ.СТД_ЛОГИЦ_УНСИГНЕД.АЛЛ; ентитету цлк26М је лука (цлоцк: ин стд_логиц; оутцлк: бафер СТД_ЛОГИЦ); краја цлк26М; архитектура П1 од цлк26М је сигнала Цоунт: СТД_ЛОГИЦ_ВЕЦТОР (2 довнто 0); сигнала див2: интегер; сигнала див3: интегер; сигнала длидив3: интегер; почети - Подељени 2 процеса (КЗК) бегин иф (цлк'евент и цлк = '1 ') онда див2

 

[gnomix]

пробајте ово код Библиотека иеее; користе ИЕЕЕ.СТД_ЛОГИЦ_1164.АЛЛ; усе ИЕЕЕ.СТД_ЛОГИЦ_УНСИГНЕД.АЛЛ; ентитету цлк26М је лука (цлоцк, ресетовање: у СТД_ЛОГИЦ; оутцлк: оут стд_логиц); краја цлк26М; архитектура П1 од цлк26М је сигнала рачунају : стд_логиц_вецтор (1 довнто 0); сигнала цк1, цк1_дли: интегер; почети процес (РЕСЕТ, ЦЛК) бегин иф ресетовање = '0 'онда рачунају '0'); цк1

 

[nand_gates]

Добио сам Ур проблема! Ур интерним сигналима див2, див3 и длидив3 морају бити синхронизовани! Нисте додао ресетује на овим флопови! да иницијализује их на нулу! У симулацији су флопови који донт имати ресетовање, мора бити приморани да случајни Валес. Покушајте једно симулација са [цоде] сигнала див2: интегер: = '1 '; сигнала див3: интегер: = '0'; сигнала длидив3: интегер: = '1 '; [/ цоде] Ваш кола неће ради ни у симулацији! Овде је исправљена код! [Цоде] либрари ИЕЕЕ; користе ИЕЕЕ.СТД_ЛОГИЦ_1164.АЛЛ; усе ИЕЕЕ.СТД_ЛОГИЦ_УНСИГНЕД.АЛЛ; ентитету цлк26М је лука (цлоцк: ин стд_логиц; рст_н: ин стд_логиц; оутцлк: бафер СТД_ЛОГИЦ); краја цлк26М; архитектура П1 од цлк26М је сигнала Цоунт: СТД_ЛОГИЦ_ВЕЦТОР (2 довнто 0); сигнала див2: интегер; сигнала див3: интегер; сигнала длидив3: интегер; почети - Подељени 2 процеса (цлоцк, рст_н) бегин иф (рст_н = '0 ') онда див2

 

[dBUGGER]

Здраво, можда пробајте ово, мислим да је за то потребно мање простора, као и ради у вишим фреквенције. Ако ништа лоше Јавите ... Срдачан поздрав,

 

[nand_gates]

Да! Кола које дБУГГЕР радити исправно без ресетовање! Али фазе односа између ц и цлк_оут ће бити насумично сваки пут када моћ на логици. Још једна мана је и посдеге и нега ивице флопови су обавезна!

 

[kala]

Ако користите Ксилинк ФПГА, најбољи начин је да се користи ЦЛКДЛЛ ... кала

 

[pjyc]

Хвала свима. Проверио сам да дБУГГЕР је коло исправно ради без ресетовања. Имам 26.88Мхз од 80Мхз на мом систему. Пуно Вам хвала.

 

[kamejoko80]

ако ти није стало дужност циклус сата напоље, можете користити мој код [цоде] //========================= =========================== / / Цреат на 09/07/2005 / / Сврха: Дељење системски сат са Н / / Улазни КЗК, Од ставио ДивОут / / добијамо поседге од ДивОут за друге апликације / / Претпоставимо да захтевају делилац је н = 3 //======================== ============================ модул ПулсеДив (КЗК, ДивОут), улаз Сл, излазни ДивОут; Рег [1:0] ДивЦоунт; / / 2 ^ 2 = 4> 3 Рег ДивОут; / / излаз: Дивидер параметар делилац = 3; / / Н = 3 увек @ (поседге КЗК) ДивОут