Фиксирање рано подешавање повреде

H

harel222

Guest
Здраво свима, Им користећи СоЦ Сусрет, а после пласмана + оптимизацију сам анализирао времена и добио о кршењима 1700 подешавање. Ствар је, да поред 6, све повреде су улаз за регистар, и скоро сви они укључује луке по имену ПХИ_ДАТА [*]. Пример да пут од извештаја у слици. [Аттацх = ЦОНФИГ] 61721 [/ аттацх] А наставља са многим пут сличан овоме. То може бити јасно (ја сам почетник), али шта мислиш да треба да урадите да га реши? Можете видети у другом реду у табели кашњење 4.888 НС који ако се добро разумеју је настао из ПХИ_ДАТА [5] .. Да ли је ово проблем? Хвала пуно на помоћи.
 
[КУОТЕ = харел222; 960949] Здраво свима, Им користећи СоЦ Сусрет, а после пласмана + оптимизацију сам анализирао времена и добио о кршењима 1700 подешавање. Ствар је, да поред 6, све повреде су улаз за регистар, и скоро сви они укључује луке по имену ПХИ_ДАТА [*]. Пример да пут од извештаја у слици. [Аттацх = ЦОНФИГ] 61721 [/ аттацх] А наставља са многим пут сличан овоме. То може бити јасно (ја сам почетник), али шта мислиш да треба да урадите да га реши? Можете видети у другом реду у табели кашњење 4.888 НС који ако се добро разумеју је настао из ПХИ_ДАТА [5] .. Да ли је ово проблем? Хвала пуно на помоћи [/ куоте] Где је сат период у потребно време.. Проверите да ли је часовник је дефинисан правилно или не?
 
Сат период је 10нс и у можете видети у извештају, као фазна (горњем левом извештаја).
 
Да ли је меморијска блока (РАМ)? Ако је тако покушати чиме је близу И / О порта. ово може да реши доста прекршаја за у. Он чак може да уклони многе бафере.
 
Хвала за одговор. Немам тешко макрое у мом дизајну. сви објекти су стдцеллс који су ауто-постављени од стране алата. Неко ми је рекао да би пут прикључен на овај порт (ПХИ_ДАТА) бити сувише дуго, па сам треба додати и бафери .. Да ли звучи зар не? и како могу да се бафер ручно сам мислио да се аутоматски врши у месту / пут ..?
 
ПХИ_ДАТА * Чини се да улаз у свој дизајн, оно што транзиција стопа користите на улазима? Да ли постоји дуг пут од ПХИ_ДАТА [5] да инвертор који је дуго одлагање време 4.888нс?
 
Да ли сте пријавили исти пут у синтези алатка? Да ли сте се пријавили за подешавање пре пласман на Проверите да ли сте исто подешавање маржа као синтеза алат види? Након што би унерстанд зашто толико бафер су додате не овај пут
 
Хвала вам и за ваше одговоре. ТониЛС, ПХИ_ДАТА је улазни порт. и ако постоји дуг пут од њега до регулатора Шта могу да урадим да га реши? о инвертор, треба да га замени са већим један у смислу вентилатор напоље? РЦА, све патхес у синтези част време ограничења. шта чинити у значи ", известио је подешавање раније пласман"?
 
може у покушајте да померите логику близу улазни порт?
 
у сусрету, након припреме библиотека дизајн / утовар сте могли направили тимеДесигн-преПлаце, и требало би да видите исто време као и синтезу пријављених.
 
И цант потез логику близу улазни порт јер све распоређено по дизајну. РЦА, сам водио и добио команду исти резултат као синтеза, не Виос.
 
Ја видим да је прва инвертор на путу узима скоро 5нс одлагања. то је превише одлагања. Такође сам видим да је Ур дизајн има нула убио на улазу у праву? Онда претпостављам оптерећење покреће први инвертора је огромна. Покушајте да виде фаноут првог инвертора и ако је могуће пробати клонирања да инвертор.
 

Welcome to EDABoard.com

Sponsor

Back
Top