M
meisuo_1985312
Guest
[Куоте = меисуо_1985312] Здраво! ако тхерс је дизајн који треба да користим основне мл на узорку други сигнал, а узоркованих спољни сигнал је увек мења, обично који није куестион.бут када је основни ц и спољни сигнал се мењају у исто време ( На пример, основни ц Симплес када рингсинг ивице, када је спољни сигнал се мењају), онда сигнал након што је семплован је непознат Знам да је ово око подешавања времена и времена задржавања, али ја не могу да не може да контролише спољне! сигнала, шта онда да радим? и ако је сигнал ФСМ-а улаз, онда је моја ФСМ стање постане унковн превише! Жао ми је за моје лоше преведеном енглеском језику. мој програм је велика, тхерс је једноставан пример десцрипе исти проблем на следећи начин: либрари ИЕЕЕ; усе ИЕЕЕ.СТД_ЛОГИЦ_1164.АЛЛ; употреба ИЕЕЕ.СТД_ЛОГИЦ_АРИТХ.АЛЛ; усе ИЕЕЕ.СТД_ЛОГИЦ_УНСИГНЕД.АЛЛ; ентитету тест_фор_холдтиме је порт (цлоцк: у стд_логиц; пцлк: ин стд_логиц; стате_сигнал: од стд_логиц_вецтор (1 довнто 0); пцлк_оут: оут стд_логиц); краја тест_фор_холдтиме; архитектура понашања од тест_фор_холдтиме је тип СТАТЕ_ТИПЕ је (С1, С2, С3, С4) сигнала пресСтате, нектСтате: СТАТЕ_ТИПЕ ; сигнала буфф_пцлк_оут: стд_логиц; почети пцлк_оут