питања у Верилог-а,

[arsenal]

Здраво, ја сам објавио интерну магистралу у Верилог-као: електро [] цур_а 0:262143; ... Међутим, грешка је пријављено у симулацији као "некомпатибилан аутобуске изјави за" цур_а "незаконит приступ" цур_а [8466], Низ индекс ван опсега декларације ", онда неко може да ми каже шта није у реду. тханк иоу вери муцх.

 

[willyboy19]

Колико ја знам, не можете да дефинишете аутобус у Верилог-. Чак можете, можда већ прелази опсег правни аутобус може да прогласи.

 

[svensl]

Ово би требало да раде: Модул 3битБус (а, б, ц, излаз), унос, Б, Ц; излаз [0:2] напоље; електрични, Б, Ц, електричне [0:2] Повратак;

 

[cooldog]

Здраво, Верилог-није добро дефинисан језик. Не постоји концепт аутобус за аналогни део. Ако вадор алатка подржава бус порт као свенсл рекао, то би требало да раде. Ја не знам да ли Цаданце Сабласт подршка аутобус порта проблем. Али неке друге алатке за подршку, као и хсим водораван отвор ... Дакле, ово је вадор питање.

 

[andy2000a]

Ја никада не користим верилогА ВХДЛ_АМС или за прави дизајна, које сам икада користити МАТЛАБ за аналогни понашања, већ и за Мик моде СПЦ дизајна, у гернеал, аналогни блок десигн би РД аналогни, дигитални дигиталне је за РД, вођа пројекта симулација цео чип од хсим / наносим , али нико употреба СИМ беахвиор у горњем нивоу је мени познато. као Сабља, Долпхин рушилачком .. подржава аналогни + дигитални дизајн, али вођа пројекта користе само "хсим или поверМилл" алат. Имате фаблесс РТЛ_а употребу дизајна? Не знам.