пројектовање 4 битни процесор у Верилог

[preety]

Здраво, моје бтецх пројекта је пројектовање 4 битни процесор опште намене који подржава инструкције, МОВ, додајте Верилог им не добијам како да дизајнирате и датотека регистровати СРАМ у Верилог ....... Може било ко помоћ мене плз ..

 

[Jack// ani]

Ако планирате да га примените на ФПГА можете користити блок РАМ-а (Брам). Региструјте се датотеке и СРАМ меморије су гомила флип-флопова заједно гангед. Можете дефинисати их као 2Д низ у Верилог. У већини случајева синтезу Ксилинкс КССТ алатке као што ће се закључити дистрибуирани / блок РАМ-а.

 

[preety]

хвала пуно ... ИМ нови у овој теми, тако плз може у разради ..