сат поделе са ВХДЛ?

M

martur

Guest
здраво имам проблем са ВХДЛ. У ствари, ја врот тестбенцх фајл да симулира мој дизајн. у овом фајлу треба да доделите посебну вредност сигнала током одређеног периоде. тако да сам користио следећи израз: ц
 
Ако је дизајн посвећен недавно породицу ФПГА бисте користили ПЛЛ-множилац такта. У супротном, нема добар начин. Логика ћелија кашњења може да се користи, али су под снажним утицајем процеса, напона и температуре ("Пвт") варијација. Или снабдевање Фактор 4 вишој фреквенцији такта.
 
Поштовани Мартер, морате да спроведе контра од н битова ако треба да подели било сат од 2 до власт 'н'. ако имате спецфиц фреквенција услов ми рећи детаље улазних фреквенција, излазна фреквенција и "на" време Поздрав Преет
 
[КУОТЕ = Преет; 910061] ако имате спецфиц фреквенција услов ми рећи детаље улазних фреквенција, излазна фреквенција и "на 'време [/ куоте] ОП је била јасна на захтеве, он је сат са периодом од 100нс (10МХз) и жели да користи кашњења од 25нс који је у периоду од 40МХз тако ФВМ рекао је да или може да користи унутрашњи коефицијент фреквенција такта ако је доступна или екстерног темпа од 40 МХз. мартур, претпостављамо да 100нс ц је тренутно главни (највећи) фреквенције на располагању у вашем систему, а не сат која је већ подељена. Алек
 
[КУОТЕ = Преет; 910061] Поштовани Мартер, морате да спроведе контра од н битова ако треба да подели било сат од 2 до 'н' власт. ако имате спецфиц фреквенција услов ми рећи детаље улазних фреквенција, излазна фреквенција и "на" пут Поздрав Преет [/ куоте] Ово је само добро ако користите излаз овог контра као сат омогућити у свом домену базу сат. Генерално је лоша пракса да се користе излаз из супротности са сат другим регистрима. Много је сигурније да користи ПЛЛ
 
Поштовани ТрицкиДицки, плз Обрадићемо тачку са примером. Ово ће омогућити да схватим боље. Поздрав, Преет
 
Ја донт имати пример - само његове лоше вести за употребу контра као сат за друге уређаје. То може да ради с времена на време, али могу постати врло непоуздан без упозорења и утиче температура. Тако, уместо да га користи као сат, користити као сат омогући: [цоде] цнт_проц: процес (КЗК) почети ако рисинг_едге (ц), онда ЦНТ
 
Поштовани ТрицкиДицки, колико могу поделити користећи ПЛЛ Поздрав Преет
 
колико ЗЈН ће омогућити. Погледајте документацију за одређени ФПГА. Обично можете добити било шта од неколико МХз до 100с МХз.
 
проверим код сата дивидер: [урл = хттп://ввв.вхдлцодес.цом/2010/08/вхдл-цоде-фор-цлоцк-дивидер.хтмл] Све о ВХДЛ кодови, ПЦБ-Пројектовање и АВР: ВХДЛ код за сат Дивидер [/ урл]
 
[КУОТЕ = јимми_таг; 911226] проверим код сата дивидер: [урл = хттп://ввв.вхдлцодес.цом/2010/08/вхдл-цоде-фор-цлоцк-дивидер.хтмл] Све о ВХДЛ кодови, ПЦБ Пројектовање и АВР: ВХДЛ код за сат Дивидер [/ урл] [/ куоте] То је добро у теорији, али за практичан дизајн је корисније да генерише сат омогућити (сигнала који је висок само за једну циклусу), или користите ПЛЛ. Не препоручује се употреба логике / Регистрација / флип-флоп излаз као сат. Сат омогућавају се користи овако у ВХДЛ: [цоде] процес (цлк, рст_н) ако рст_н = '0 'онда - скуп свих регистара на ресетовање вредности елсиф рисинг_едге (цлоцк) онда - то може бити корисно да има неки ствари овде - на пример, подешавање генерисана сата омогућава да нулу ако цлоцк_енабле = '1 'онда - да ли овде раде ЕНД ИФ; ЕНД ИФ; енд процесс; [/ цоде] Када цлоцк_енабле = '0' процес ће задржати то стање. Сат омогућити нормално производи исти сат као и коло које користи. Са сатом омогућава да можете имати робустан систем са много различитих "сатови" (сат омогућава). То је робустан, јер је све радни такт исти сат.
 
[КУОТЕ = стд_матцх; 911384] То је добро у теорији, али за практичан дизајн је корисније да генерише сат омогућити (сигнала који је висок само за једну циклусу), или користите ПЛЛ. Не препоручује се употреба логике / Регистрација / флип-флоп излаз као сат. Сат омогућавају се користи овако у ВХДЛ: [цоде] процес (цлк, рст_н) ако рст_н = '0 'онда - скуп свих регистара на ресетовање вредности елсиф рисинг_едге (цлоцк) онда - то може бити корисно да има неки ствари овде - на пример, подешавање генерисана сата омогућава да нулу ако цлоцк_енабле = '1 'онда - да ли овде раде ЕНД ИФ; ЕНД ИФ; енд процесс; [/ цоде] Када цлоцк_енабле = '0' процес ће задржати то стање. Сат омогућити нормално производи исти сат као и коло које користи. Са сатом омогућава да можете имати робустан систем са много различитих "сатови" (сат омогућава). То је робустан, јер је све радни такт исти сат [/ куоте] код на мом сајту је. [Б] Синтхесизабле [/ Б]. И даје 100% производње. Требало би да га пробати првом месту. И о сат омогућити, у може директно додати сигнал мој код ..
 
[КУОТЕ = јимми_таг; 912429] код на мом сајту је [б] Синтхесизабле [/ Б]. И даје 100% производње. Требало би да га пробати првом месту. И о сат омогућити, у може директно додати сигнал мој код .. [/ куоте] Само зато што је синтхесисабле доеснт значи свог добра идеја да уче људе да генеришу часовници у логици је добра идеја. Требало би да га измените да кажемо да "ОП" треба користити као омогућити да се било који други унутрашњу логику, а не као сат.
 
[КУОТЕ] Требало би да га мењају да кажемо да "ОП" треба користити као омогућити да се било који други унутрашњу логику, а не као сат [/ куоте] Али није замишљен као један циклус високе сат омогућавају, пре него 50% радног циклуса МТК подељен сат. Генерално, ја могу да замислим неке случајеве у којима је сат сепаратор служи да је то циљ, на пример, генерисање спољног такта излаз за периферни уређај, али више случајева у којима сат омогући ће бити предност. Под претпоставком да немате ПЛЛ за генерисање сат са нула одлагања, може бити неопходно да се користи лоше решење подељено сат за спор сат домена. Али, време затварања домена прелаза сигнала ће додати неке екстра напор дизајн. Наслов теме је нешто погрешно је начин, јер оригинални пост је заправо тражи сат множење, а не поделе.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top