серијска комуникација у ФПГА

X

xanuz

Guest
било ко плз реците ми како се ток података са ПЦ преко серијског порта буде исправно примљена у Спартан 3Е ФПГА (у асинхроном моду)? Да ли морамо да дизајн посебне кола или да ли постоје изграђена у УАРТс или нешто друго у ФПГА табли? Одакле података са серијског порта добија чувају? и како сам заправо време ц на ФПГА за пријем података са рачунара? може било ко шири светлост у овоме ...... Угодити помоћ мене ...!!! (Може било ко пружити ВХДЛ код за жељену фреквенцију генерације)
 
Здраво, ФПГА по својој природи је програмабилни уређај. Зато је веома могуће постићи оно што желите да урадите, али ћете морати да га код себе. Наравно можете користити унапред кодирани блокове и граде их заједно, али лепа ствар у вези ФПГА је чињеница да можете да унапредите функције вашим потребама. Да одговоримо на ваша питања: - Нисам видео ниједан модеран ФПГА (Ксилинк, Алтера, Ацтел, решеткасти), који имају уграђене УАРТ - ви не сачувате ваш серијски података, ви то процес чим можете, али ако желите можете користити блок меморије за привремено чување података (блокова СРАМ тако нестабилне - Ја не разумем ваше питање о времену .. Ја само претпостављам: РС-232 (УАРТ) нема посебан сат, овај се генерише у ФПГА, али дели улазни сигнал сата (обично долазе из кристални осцилатор или слично) да се секундарни сигнал такта на жељену брзину преноса (к8) Надам се да ово баца неко светло на ваша питања Поздрав (увек можете гурнути 'помогао' дугме да ценимо моји одговори)
 
као серијски порт мале брзине порта, не морамо ништа да сачувате ит.ит Изгледа да би требало да уче о БаудРате и УАРТ.
 
кануз, погледајте овај чланак: [урл] хттп://ввв.едабоард.цом/виевтопиц.пхп?т=401773 [/ урл] можете наћи УАРТ, ВХДЛ-у мом прилогу. Цхеерс, Сцанман
 
хеј момци! хвала за помоћ са ваше коментаре приметио сам да имам још да учи много на УАРТ и бауд-генератора за ову серијску комуникацију ..... ..... У ствари, ја бих студија бауд-генератор за сада ....................... морам да генеришу ц сигнала потребних брзина преноса (фреквенција) из 50МХз система КЗК, зар не?
 
Претпостављам да је умерено ВХДЛ (Верилог или) знања. Онда то не би требало да буде тако тешко да покупи неке УАРТ примере и проучавање како су дизајнирани. Обично ови примери потичу ниску фреквенцију такта 25МХз или 50МХз од (ово је само једноставан разделник) можете да користите интерни ПЛЛ да Првој лиги, и деле даље до жељеног сигнала сата. Срећно
 
хеј момци! ово је срамота, али нисам могао да нађем одговарајући или разумљива сама по себи ВХДЛ кодове за Бауд Рате генератор .... да ли би момци молим порука ВХДЛ код за брзину преноса генератора ... или бар објасни како да се спроведе! Жао ми је за мој незнању, али ја цоулднт разумеју оне на Интернету ... : (
 
Здраво, ја могу препоручити [урл] хттп://ввв.алсе-фр.цом/фрее_ипс.пхп [/ урл]. Потражите за РС-232. Ова имплементација је веома добро документована. То вам даје поред брзину преноса генерације (на крају чланка) такође имплементацију УАРТ. Срећно
 
кануз, ја сам постављен ВХДЛ код са додатним документацију вам помоћи да га разумете: [урл] хттп://ввв.едабоард.цом/виевтопиц.пхп?т=401773 [/ урл] Потражите прилог зип датотеку. Цхеерс, Сцанман
 
хеј ово је како сам дизајнирани једноставан бауд-генератора! Генерише 307.2кхз ц за оверсамплинг добио сигнал на 16 пута стварна брзина преноса (19,2 кбпс) молимо Вас коментар о томе да ли је ово прави пут! Тхнк
 
Здраво Ксанук, Неке примедбе, - ваш процес нема ресет стању. Ово није тако лепо за ФПГА. - Оут_цлк нема покрене државе, а самим тим то неће Тоггле. Чак и ако сте додали почетно стање у сигналу дефиницији, то је увек боље да приморају почетни у ресет стању. Ја ће се променити ваш процес на: [цоде] проц_дивидер: процес (цлоцк, ресет) - добра навика да означи своје процесе почети ако ресетовање = '0 'онда - изјавио низак цлк_оут
 
[Куоте = луцбра] Здраво Ксанук, Неке примедбе, - ваш процес нема ресет стању. Ово није тако лепо за ФПГА. - Оут_цлк нема покрене државе, а самим тим то неће Тоггле. Чак и ако сте додали почетно стање у сигналу дефиницији, то је увек боље да приморају почетни у ресет стању. поздрав [/ куоте] хвала у луцбра им само почетник у ВХДЛ програмирање ...... зато сам увек потребна ваша помоћ ...
 
Ево шта сам урадио за пренос бајт података у ФПГА спартански 3Е комплет преко серијског порта (коришћењем МАТЛАБ )....... симулацију изгледа у реду, али ипак стварну примену доеснт ворк .. ико може погледати у њега? Ја стварно не могу да схватим чему је проблем! : (МАТЛАБ код: [цоде]% теста серијске комуникације с = серијски ('ЦОМ1', 'БаудРате', 1, 'Битови', 8); фопен (и); фпринтф (а, '% ц', 1); фцлосе (и); јасна С; [/ цоде]
 
Који је ваш врху модула када се примени? уарт_тб.вхд користи се само за симулацију.
 
[Куоте = фаллоутмк] Који је ваш врху модула када се примени? уарт_тб.вхд користи се само за симулацију [/ куоте] уарт.вхд је врх сам модул.. Ја користим Ксилинк да директно програма у спартански 3Е одбор себе.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top