Двоструки ивице контра у ВХДЛ?

[Mehdi1357]

Здраво евербоди Како могу да пишу процес у ВХДЛ за дуал ивици бројач (бројач се повећава његову вредност сваки пут диже или пада ивици дешава)? хвала

 

[avimit]

Ви ћете имати 2 бројача, један који раде на ивици Иве, и други који раде на + Иве ивици. Сваки бројач ће повећање рачуна за 2. Један ће почети са 0 друге ће почети са 1. Затим можете да мултиплк О / П вредност по жељи. КР, Ави

 

[Mehdi1357]

Здраво ја ценимо ваше ансвер.ис постоји више једноставно решење за обраду обе ивице улазног сигнала у процесу блоцк.плеасе пишу ВХДЛ код. Срдачан поздрав.

 

[avimit]

Не постоји једноставнији одговор или начин да се то уради у једном процедурални код, који ће бити синтхесизеабле КР, Ави

 

[FvM]

Било је разних тема на исту тему, на пример [урл] хттп://ввв.едабоард.цом/виевтопиц.пхп?т=323994 [/ урл]

 

[mmarco76]

Ваше питање је веома једноставан. Ако је сигнал који желите да рачунају је сат само ваш код ће бити нешто овако: процес (РЕСЕТ, ЦЛК). бегин иф ресетовање = '1 'онда контра '0'); елсиф цлк'евент онда контра

 

[lucbra]

Да, али то код НИЈЕ синтхесисабле. Не постоји хардвер који подржава ФФ ово.

 

[karikalan_t79]

Алатка ће рећи ово је импоосибле да присуствује ФФ у дизајну и резултат грешке

 

[Mehdi1357]

[Куоте = ммарцо76] Твоје питање је веома једноставан. Ако је сигнал који желите да рачунају је сат само ваш код ће бити нешто овако: процес (РЕСЕТ, ЦЛК). бегин иф ресетовање = '1 'онда контра '0'); елсиф цлк'евент онда контра

 

[Core1]

[Куоте = Мехди1357] Здраво евербоди Како могу да пишу процес у ВХДЛ за дуал ивици бројач (бројач се повећава његову вредност сваки пут диже или пада ивици дешава)? хвала [/ куоте] то није синтисајзер, то је циљ поглед на овај Симпле код: (Жао ми је, ја сам Верилог момак) увек @ (поседге цлк или негедге КЗК) к = к + 1 То је синтхесизабле и то чини раде у неким ЦПЛД је као КСЦ2Скк (Ксилинк) циљна вас упутити синтисајзер да мора да има два ивици подршку.

 

[Nir Dahan]

Корисници могу да направе два флопа ивице као што је описано овде: [урл] хттп://асицдигиталдесигн.вордпресс.цом/2007/07/31/тхе-доубле-едге-флип-флоп/ [/ урл] или овде: НД. [Урл] хттп://асицдигиталдесигн.вордпресс.цом [/ урл]

 

[alexan_e]

Здраво То је и стара тема, али ова исправка може да помогне некоме. Користио сам само један шалтер да корацима од по 2 на ивици пада КЗК. Када сат = 1 излаз је противвредности или 1, ако не онда излаз је противвредности. Претпостављам да је ово покреће 0-1-0-1-0 сата ако не можете да проверите сат = 0. [Цоде] либрари ИЕЕЕ; усе ИЕЕЕ.СТД_ЛОГИЦ_1164.АЛЛ; употреба ИЕЕЕ.СТД_ЛОГИЦ_АРИТХ.АЛЛ; усе ИЕЕЕ.СТД_ЛОГИЦ_УНСИГНЕД.АЛЛ; ентитету дуал_едге_цоунтер је лука (цлоцк: ин стд_логиц; излаз: оут СТД_ЛОГИЦ_ВЕЦТОР (7 довнто 0)); краја дуал_едге_цоунтер ; архитектура Структурна од дуал_едге_цоунтер је контра сигнала: стд_логиц_вецтор (7 довнто 0): = (други => '0 '); почети процес (КЗК) бегин иф (цлк'евент и цлк = '0') онда контра

 

[boopy]

Хи. Користио сам заставу: променљива ЦлкФлаг: интегер: = '0 '; Мој процес укључује само сат у осетљивости листи: процес (КЗК) Затим, сваки пут процес је покренут застава тогглед: ЦлкФлаг: = није ЦлкФлаг; код за подизање и пад је изабран у складу са заставом ако ЦлкФлаг = '0 'онда ЦлкФлаг: = није ЦлкФлаг; .... друго ЦлкФлаг: = није ЦлкФлаг; ..... енд иф;

 

[FvM]

"Двоструки ивици против" звуци лепо и наравно, изгледа фино у функционалном симулације. Практично, ваш једноставно допуњавање сат сигнала као ЛСБ да бинарни бројач. Али контра излаз је асинхроно састављен, контра битови одлаже се односе на сат сигнала. Без узорковања резултат у право време неће бити важећи. Тако да може бити сумње, ако се решење заправо служи сврси.